时序分析基本概念介绍<设计规则约束>

今天我们要介绍的sdc内容是设计规则相关的sdc，也就是我们经常说的drv. 主要包括set_max_capacitance，set_min_capacitance，set_max_fanout，set_max_transition。一般情况下lib库里面会有这些约束，但是我们往往为了时序更好，会在sdc里面更加严格的去约束它.

set_max_capacitance，set_min_capacitance：设定了某一端口所连互连线的最大和最小负载电容，负载电容是互连线自身电容和扇出电容之和。

set_max_fanout 80 [current_design]

set_max_fanout：约束了某条net上驱动的所有cell的个数的总和，而这条net可以由input port驱动，也可以使内部的任何一条net。需要注意的是，max fanout并不是用来约束output port的，因为一个输出端口可能会连有很多条net。

set_max_capacitance 150  [current_design]

set_max_transition: 设定端口信号的最大转换时间，需要注意区分data transition time和clock transition time，一般clock的transition time要小一点。

set_max_transition 150 [current_design]

set_max_transition -clock_path 80 [all_clocks]

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